Generación de estado de espera
Cuando se conectan tarjetas al bus de la PC, un problema común es igualar la velocidad de los ciclos del bus con la de las tarjetas. Es común que una tarjeta sea más lenta que el bus. Así, el bus de la PC esta diseñado para resolver este problema. La señal READY del bus se puede usar para extender la longitud del ciclo del bus para igualar una tarjeta lenta o parar el bus del sistema hasta que se sincronice con el ciclo de la tarjeta.
Como se mencionó anteriormente, los ciclos del bus del 8088 normalmente son de cuatro pulsos y se describen por T1 hasta T4. En algunos ciclos el hardware de la PC, automáticamente inserta un pulso ocioso extra llamado TW. La señal READY se usa para insertar estados nuevos o adicionales de espera. Debido a que los diferentes ciclos del bus requieren distintos tiempos, la señal READY se debe controlar de manera diferente.
Generación de estados de espera en ciclos de bus de memoria
El hardware de la PC no inserta estados de espera en los ciclos de lectura o escritura a memoria, sino que esto lo hace la tarjeta usando la señal READY. La figura 22 ilustra las señales de tiempo necesarias para generar un estado de espera para un ciclo de lectura o escritura a memoria.
Figura 22. Tiempos de un estado de espera para ciclos de lectura o escritura a memoria.
Los circuitos de la tarjeta madre muestran la señal READY en el flanco de subida del tiempo T2. Esta señal debe ser valida (activo alto) 75 nanosegundos antes del flanco de subida de T2 para que no se genere un estado de espera. Si se requiere un estado de espera, la señal READY debe ser valida (activo bajo) 60 nanosegundos antes del flanco de subida de T2. Si la señal READY se mantiene en bajo hasta el flanco de subida del siguiente pulso, se inserta un estado de espera adicional.
Para las operaciones de lectura y escritura de E/S también se usa la señal READY, y los tiempos son los mismos que para acceso a memoria, excepto que la señal READY se muestrea en T3.
Generación de estados de espera en ciclos de bus de DMA
La PC automáticamente inserta un estado de espera en todos los ciclos de DMA en los canales 1, 2 y 3. No se insertan estados de espera en el canal 0; sólo se usa para soportar el refresco de memoria y no esta disponible para funciones normales de DMA. Para asegurar que un estado de espera adicional se inserta en el ciclo de DMA, la señal READY debe estar en bajo 135 nanosegundos antes del flanco de bajada del estado SW1. Para asegurar que no se inserta un estado de espera adicional, la señal READY debe estar en alto 115 nanosegundos antes del flanco de bajada del siguiente pulso S.
“Al que haya puesto el comentario anterior, lo copió CASI identico de: akimpech.izt.uam.mx/Web_jr/ami211.htm (sólo le faltaron las imágenes)
Pero bueno, lo que deben saber a mi entendimiento (y que tambien encontré en Wiki Tec?) es que el estado de espera es:
Un estado de espera es un tiempo (Tw) adicional de reloj introducido entre T2 y T3 para alargar el ciclo del bus.
Si se introduce un estado de espera, entonces el tiempo normal de acceso a la memoria (que es de 460 nseg con un reloj de 5 MHz) se alarga por un periodo de reloj (200 nseg) hasta 660 nseg.
Para la generación de un estado de espera se agrega un estado ocioso (0 ó Tw) entre T2 y T3 a partir de la señal READY ( que es la señal de verificación de control de sincronía), extendiendo así la longitud del ciclo del bus para igualarlo a una tarjeta lenta o parar el bus del sistema hasta que se sincronice con el ciclo de la tarjeta (este control de sincronía vuelve a recaer sobre la señal READY)
By KAOSK
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